STfy

1 1 I I I I

I I I I

Plic, 3 9 Структурная схема КР580ИР82 и КР580ИР83

Рис. 3 10. Структурная схема КР580ВА86 и кР580ВА87

Таблица 3.! 1

микросхем одинаково. Структурная схема КР580ИР82 и КР580ИР83 представлена на рис. 3 9. Каждая микросхема имеет восемь триггеров D-типа и восемь выходных буферов, имеющих на выходе состояние Выключено . Управление передачей ипфор.мации осуществляет ся с помощью сигнала STB Сгроб .

При поступлении на вход STB сигнала высокого уровня осуществляется нетактируемая передача информации от входа DI до выхода DO. При подаче на вход STB сигнала низкого уровня микросхема хранит информацию предыдущего такта; при подаче на вход ЗГВ положительного перепада импульса происходит защелкивание входной информации. Выходные буферы микросхем КР580ИР82 и КР580ИР83 управляются сигналом ОЕ Разрешение выхода . При

оступленнп на вход ОЕ сигнала высокого уровня выходные буфе- переводятся в состояние Выключено . Назначение выводов 1<Р580ИР82 и КР580ИР83 приведено в табл. 3.11.

3.2.10. Микросхемы КР580ВА86 и КР580ВА87

[Микросхемы КР580ВА86 и КР580ВА87 представляют собой двунаправленные 8-разрядные шинные формирователи с высокой нагрузочной способностью, позволяют осуществить связь микропроцессора с периферийными устройствами ввода/вывода информации.

Микросхема КР580ВА87 отличается от микросхемы КР580ВА86 тем, что двунаправленная передача осуществляется с инверсией. Расположение выводов обеих микросхем одинаково. Режим работы мик-

Таблица 3.12

росхем КР5ёОВА86 и КР580ВА87, структурная схема которых представлена на рие. 3.10, определяется управляющими сигналами ОЕ Разрешение выхода и Т Направление передачи . При поступлении на вход ОЕ сигнала высокого уровня информационные выходы А и В переходят в состояние Выключено . При наличии на входе ОЕ сигнала низкого уровня направление передачи информации опре.де-ляется сигналом Т. При подаче на вход Т сигнала высокого уровня осуществляется передача информации с канала А в канал В, при подаче на вход Т сигнала низкого уровня - наоборот, с канала В в канал А. Назначение выводов КР580ВА86 и КР580ВА87 приведено в табл. 3.12.

3.2.11. Микросхема КР580ВГ75

Микросхема КР580ВГ75 представляет собой контроллер ЭЛТ и предназначена для сопряжения с алфавитно-цифровыми дисплеями и видеотерминалами микроЭВМ с целью минимизации конструкции и программного обеспечения. Структурная схема контроллера ЭЛТ представлена на рис. 3.11. Рассмотрим назначение основных узлов. Двунаправленный 8-разрядный буфер шины данных служит для сопряжения шины данных системы и имеет на выходе состояние Выключено . Направлением обмена информацией и переводом буфера в состояние Выключено управляет логика чтения/записи ПДП. Логика чтения/записи ПДП, декодируя внешние управляющие сигналы,

В0-В7

ii II

BACK

IRQ.

I §

Стек FIFO

------

Стек FIFO

30 на 1 знакоряд

ЗУ на 1 знакоряд

-I-CZ

Выходной ffy(pep -контрол лер

ссо-ссе =0

Растровая синхронизация и управление видеосигналом

На внутрен-

ние узлы

ML ОТ

RV¥

LTEN

BP А О

GPA1

Счетчик знаков

HRTC

Счетчик строк

LC0-LC3

Счетчик знакорядов

VRTC

LPPN

Рис. 3.11. Структурная схема КР580ВГ75

адресует записываемую информацию в соответствующие регистры микросхемы, ЗУ на 1 знакоряд или стек FIFO, а считываемую информацию выводит из регнетров состояния или регистров светового пера. Кроме того, она вырабатывает сигналы ПДП и прерываний, подаваемые на контроллер ПДП и центральный процессор.

Входной буфер-контроллер представляет собой логическое устройство, управляющее процессом взаимодействия микросхемы КР580ВГ75 с центральным процессором видеотерминала. Он содержит регистры команд н параметров, в которые от центрального процессора записываются соответственно команды и числовые данные (параметры), входящие в состав некоторых команд. Сведения о пра-впльности приема и выполнения команды заносятся в регистр состояния, откуда центральный процессор можег их считать и проанализировать. Входной буфер-контроллер просматривает информацию, загружаемую в ЗУ на I знакоряд, и при обнаружении в ее составе вспомогательных команд, выполняет их.

Запоминающее устройство на I знакоряд состоит из буферных ЗУ емкостью 80 восьмибитовых знаков каждое для промежуточного хранения выводимой на экран ЭЛТ информации. В микросхеме име-