становятся потенциальными - прозрачны , и информация с регистров произведения через буферы произведения передается на выхо-ды РО-Р23. Управление буферами младшей и старшей части про. изведения осуществляется соогвегственно спгналами EDL и ED.W Разрешение выдачи . При высоком уровне этих сигналов выход11ис буферы устанавливаются в состояние Выключено . Назначение вьь водов КМ1802ВР4 приведено в табл. 3.46.

3.6.7. Микросхема КМ1802ВР5

.Микросхе.ма КАИ802ВР5 представляет собой быстродействующий умножитель 16Х 16 разрядов, предназначенный для умноления кодов (чисел без знака) и чисел со знаком, нредставлегпгых в дополните.ш-ном коде. Числа могут быть как целыми, так и меньше единицы. Уv[Hoкитeль является устройство.м .модульного типа, обеспечивающим построение умножителей с любой разрядностью операндов, кратной 16, Структурная схема КМ1802ВР5 приведена на рис. 3-12, Назначение основных узлов микросхемы и управляющих сигнал1в аналогично соответствующим узлам н сигналам микросхе\1ы КМ1804ВР4. Исключентте составляет шина множителя Р\0-PY15, которая с целью уменьшения числа используемых выводов в микросхеме КМ1802ВР5 сделана двунаправленной и предназначена как для ввода множителя Y0-Y15, так и для вывода младшей части произведения. Округление произведения до 16 разрядов выполняется при установке триггера округления в 1 , что осуществляется но фро1 jy

FYO-РП

CLKY

Регистр тожителя

И>1

XQ-X15

>0

Регистр пкожипого

CLKL

CLKM

§ g g ?5

I; I

P15-P31

Рис. 3.42. Структурная схема KM1802BP5

сигнала CLKX или CLKY при наличии иа входе RND Округление дапряжения высокого уровня. Назначение выводов КМ1802ВР5 приведено в табл 3.47.

Таблица 3.47

3.6.8. Микросхема КР1802ИМ1

Микросхема КР1802ИМ1 представляет собой устройство для суммирования (вычитания) четырех 4-разрядиых операндов. Предусмотрена возможность расширения разрядности операндов до любого числа разрядов, кратного четырем.

Структурная схема КР1802ИМ1 представлена на рнс. 3.43. Управляемые блоки пнверсии служат для выработки инверсного кода операнда, поступаюшего па информационные входы D.4, DB, DC, DD. Так как информация, поступаюшая на входы DA, DB, DC, DD, представлена в инверсном коде, то при выполнении операции Сложение на блоках инверсии происходит ее повторное инвертирование и на соответствующие регистры и суммирующую матрицу входные операнды поступают в прямом коде. Инвертирование входных данных происходит при подаче на вход ОР Управление операцией сигнала низкого уровня. Вычитание операндов выполняется по принципу сложения уменьшаемого с дополнительным кодом вычитаемого. Дополнительный код вычитаемого формируется путем прямой передачи иа вход суммирующей матрицы через блоки инверсии входной информации, представленной в инверсном коде, и при наличии на соответствующем входе переноса СА1, СВ1, СС1, CD1 сигняла высокого уровня. Работа каждого из блоков инверсии разрешается при наличии

0P/\

Бяон индерсии Д

то-тз

Впон инВерсии

жо-всз

Впок инВерсии С

ш-вв,

EDO OFD

Бпон инВерсии D

Регистр А

Регистр

4>

Регистр с

Регистр D

Выходной Вуфер

с АО

сев.

Рис. 3.43. Структурная схема КР1802И.\11

сигнала низкого уровня на соответствующем входе ED Разрещение .

Регистры А, В, С, D вьнюлнены на двухтактных D-триггерах с записью информации в первую и вторую ступень соответствешю по низкому и высокому уровням напряжения на входе CLK Синхронизация записи . Вторая ступень регистра имеет вход управления STG Управление записью операндов , который дает возмолность исключить рептстр данных как запоминающий .элемент, делая его прозрачным прн высоком уровне напряжения на входе STB и низком уровне напряжения на входе С!.К.

Суммирующая матрица представляет собой комбинационную схему, выполняющую операцию суммирования четырех 4-разрядпых чисел и входных переносов СА1, СВ1, СС1, CDI с выделением признака переполнения 0V и сигналов простых СО и ускоренных переносов Р, G.

Регистр результата служит для хранения результата суммирования и признака переполнения и выполнен аналогично регистрам А, В, С, D, Результат суммирования с регистра результата через вь-ходной буфер, имеющий состояние Выключено , выдается на щииу