3.7.12. Микросхема КМ1804ИР2

Микросхема КМ1804ИР2 представляет собой 8-разрядныи параллельный регистр и предназначена для работы в составе блоков обработки данных цифровых вычислительных устройств. Микросхема позволяет осуществлять: запись информации; хранение и регенерацию; установку в О всех разрядов регистра. Структурная схема

]ПУ1

ЛВУ7

Рис. 3.56. Структурная схема КМ1804ИР2

КМ1804ИР2 представлеиа на рнс. 3.56. Регистр состоит из восьми триггеров D-типа с соотвеггтвующпми схемами управления и восьми выходных буферов, имеющих на выхо,де состояние Выключено . Запись информации, поступающей на входы DO-D7, осуществляется по положительному фронту тактового сигнала CLK нри наличии сигнала низкого уровня на входе EVVR Разрещение записи и сигнала высокого уровня на входе RESET Установка . Установка регистра в состояние О производится подачей иа вход RESET сигнала низкого уровня независимо от состояния других входов микросхемы. Хранение и регенерация информации осуществляются при наличии на входе EWR сигнала высокого уровня. Записанная информации через выходные буферы передается на выводы DYO-DY7 при наличии на входе EDY Разрешение выходов DY сигнала низкого уровня. Перевод выводов DYO-DY7 в состоянии Выключено ие изменяет записанной информации и осуществляется подачей на вход EDY сигнала высокого уровня, Назначени.е выводов КМ1804ИР2 приведено в табл. 3.61.

Таблица 3.61

Номер вывода

Обозначение

2, 5. 6, 9, 12, 15, 16, 19

3, 4, 7, 8, 13, 14, 17, 18

10 11 20 21 22

RESET DYO-DY7

D0-D7

CLK GND EDY EWR

Назначение

Л стаиовка

Шина выходных данных

Шина входных данных

Тактовый сигнал Общий

Разрешение выходов DY Разрешение записи 4-5 В

3.7.13. Микросхема КМ1804ИРЗ

Микросхема КМ1804ИРЗ представляет собой 8-разрядный параллельный двунаправленный регистр н предназначена для испсь-зовання в качестве параллельного порта данных. Структурная схеа КМ1804ИРЗ представлена на рис. 3.57.

Регистр А служит для передачи информации с шины DAO-DA7 на шину DBO-DB7, регистр В передает информацию в обратном направлении. Каждый из регистров имеет свой флаговый трир-ор FLA, РЕВ, При передаче информации с шины D.\0-DA7 на шичу DBO-DB7 выходной буфер В должен быть переведен в состояпчо Выключено подачей на вход ЕВ Разрешение выходов DB сигнала высокого уровня. Подачей положительного перепада сигнала RFLA Установка триггера FLA осуществляется предварительная очистка флагового триггера FLA.

При наличии сигнала низкого уровня на входе EWRA информация с шины DAO-DA7 по положительному фронту тактового сигна-

RFLA

EWRA

CLK A

Флягодый триггер FLA

ПА0-ВА7

Регистр A

Выходнси 6i,ipep A

DB0-J]B7

=4>

CLHB

EWRB

Регистр В

буфер В

RFLB

Флаговый триггер

Рис. 3.57. Структурная схема КМ1804ИРЗ

ла CLKA записывается в регистр А. При этом триггер FLA устанавливается в состояние 1 и на выходе FLA появляется сигнал высокого уровня При поступлении на вход ЕА сигнала низкого уровня информация с выходов регистра А через буфер А передается на выходы DBO-DB7.

Таблица 3.62