ных разрядов PST возможно изменение порядка выполнения программы Из 16 разрядов регистра признаков используется только 9. Их назначение.

0-й разряд - CF - признак переноса;

2-й разряд - PF - признак четности, при PF=1 результат операции четный;

4-й разряд - AF - признак вспомогательного переноса, используется командами десятичной арифметики;

6-й разряд - ZF - признак нуля, при ZF=1 результат операции равен нулю;

7-й разряд - SF--признак знака, при SF= 1 результат отрицательный;

8-й разряд - TF - признак пошагового режима, используется в режиме отладки программ;

9-й разряд-IF - признак разрешения прерывания, при iF=l процессор реагирует на внешние маскируемые запросы прерывания;

!0-й разряд - DF - признак направления, используется при выполнении операций со строками данных SI, D1;

11-й разряд - OF - признак переполнения, при 0F=1 произошло переполнение.

Функции управления выполнением команд в микропроцессоре возложены на микропрограммное устройство управления, которое декодирует команды и вырабатывает необходи.мые сигиаты управления.

Блок РОН cocToiiT из восьми 16-разрядных регистров и разбит на регистры данных и индексные регистры. Регистры данных, иногда называемые группой Н и L, отличаются от других регистров тем, что каждый регистр данных можшо использовать как один 16-разрядный или два 8-разрядных регистра, поскольку их старшие и младшие Половины адресуются отдельно Остальные регистры блока РОН всегда применяются только как 16-разрядиые регистры. Регистры данных могут участвовать без ограничения в больш!1нстве арифметических и логииеск\1х операций. Кроме того, в некоторых командах (умножение, детеиие, сдвиги) предполагается (неявно) использование определенных регистров, что дает выигрыш в длине команды и позволяет получать компактные, но мощные коды

Другая группа регистров, иногда назызаечал группой I и Р, включает два указателя (базы BP и стека SP) и два индексных регистра (источника Si и приемника DI). Указатели и индексные регистры могут участвовать в большинстве арифметических и логических операций. Регистры SP, SI и D1 также нечьио используются в некоторых командах: операции со стеком, операции со сгрочами.

В процессе работы микропроцессор производит обрашение в память за командами и операндами. Мтшропроцессор KPI810B.M86 обеспечивает адресацию до 1 Мбайт памяти Формирование адреса команд и операндов осуществляется с помощью сумматора адреса, регистров адпеса команды п операнда, сегментных регистров. Сумматор адре 3 производит зычисленне 20-разрядного физи-еского адреса команд и операндов путем сдвига базового адреса сегмента, хранящегося в ггответствующем сегментном регистре, и сложения его с величиной смещения, находящейся в регистре адреса При вычислении адре:а команды использх-ются содержимое регистра сегмента кода и ре-истра адреса команды, при вычислении адреса операнда - содержимое рС! истра сегмента данных (или дополнительного сегмента) и регистра адреса операнда.

в микропроцессоре КР1810ВМ86 выборка команд и нх выполнение производятся параллельно, причем для повышения производительности предусмотрена предварительная выборка команд. Блок предварительной выборки команд выполнен на трех 16-разрядных или шести 8-разрядных регистрах очереди команд, что позволяет хранить до шести байт кода команды. Очередь организована по принципу: первым пришел - первым обслужили . Шестибайтная глубина предварительной очереди команд позволяет удовлетворять запросы в кодах команды настолько эффективно, что микропроцессор практически не простаивает в ожидании выборки команды из памяти.

Схема внутренней синхронизации преобразует поступающий извне тактовый сигнал CLK в две неперекрывающиеся последовательности синхроимпульсов, которые поступают иа все внутренние устройства процессора. Кроме того, с помощью сигнала READY Готовность , поступающего с периферийных устройств, схема внутренней синхронизации обеспечивает согласование скоростей обмена информации быстродействующего микропроцессора с медлсннодействую-щимн внешними устройствами. Схема внутренней синхронизации производит установку в исходное состояние различных устройств микропроцессора при поступлении на вход сигнала CLR высокого уровня.

Микропроцессор имеет двунаправленный, мультиплексированный канал адрес/данные, буферы которого имеют состояние Выключено . Управление буферами осуществляется сигналами со схемы управления циклами обмена, которая в зависимости от выполняемой команды формирует сигналы управления записью, чтением для ЗУ и УВВ, сигналы подтверждения прерывания и др.

Схема обработки запросов прерывания позволяет обрабатывать до 256 видов прерывзний. Возможны прерывания трех видов: внещние, внутренние и программные. Внешние запросы прерывания поступают иа входы INT Запрос прерывания и NMI Немаскируемый запрос прерывания . По входу INT поступают маскируемые запросы, которые удовлетворяются после выполнения текущей команды при условии, если предварительно был установлен признак разрешения прерывания. Так как схема обработки запросов прерывания не запоминает маскируемый запрос, то его необходимо сохранять на входе INT до момента получения от микропроцессора сигнала INTA Подтверждение прерывания . По входу NMI поступает немаскируемый запрос прерьшания, который запоминается и распознается независимо от состояния признака разрешения прерывания. Однако немаскируемый запрос так же, как и маскируемый, не распознается до завершения текущей команды. К внутренним прерываниям относятся: прерывания по переполнению INTO, по ошибке деления и пошаговый режим. При поступлении внутренних запросов прерывания схема обработки запросов прерывания вырабатывает общий запрос прерывания. Внутренние прерывания не маскируются и обрабатываются так же, как и аппаратные, - после выполнения последнего такта команды. Программные прерывания вызываются сразу после выполнения специальной команды INTn. Тип прерывания закодирован в самой команде, поэтому необходимость в выполнении циклов подтверждения прерывания с целью получения указате.!? (типа прерывания) отпадает. При системном сбросе внешние маскируемые прерывания запрещаются, так как регистр признаков устанавливается в о и снимается признак разрешения прерывания.

Схема управления доступом к магистрали в зависимости от

установленного режима работы микропроцессора (минимального или максимального) обеспечивает различные режимы доступа к магистрали. В минимальном режи.ме при поступлепии от внешнего устройства сигнала HLD Захват микропроцессор заканчивает выполнение текущего цикла, выдает сигнал HLDA Подтверждение захвата , переводит в состояние Выключено магистраль A/D и управляющие выводы, т.е. логически отключается от магистрали, предоставляя ее в пользование вчешпему устройству. В максимальном режиме назначение выводов 31 и 30 переопределяется (HLDRQ/EO, HLDA- ->-RQ/El). В этом режиме микропроцессор передает функции управ-Таблиц а 3.69